本发明揭示用于在不具有电路的受主衬底上制造集成电路装置的方法。通过在受主衬底上顺序地安置一个或一个以上半导体材料层级且在安置下一较高层级之前在每一半导体材料层级上制造电路来形成集成电路装置。在囊封所述电路之后,移除所述受主衬底且单分半导体裸片。本发明还揭示通过所述方法形成的集成电路装置。
1.一种集成电路制造方法,其包括:在受主衬底的表面上方形成牺牲材料;在所述牺牲材料上方将包括半导体材料的施主衬底接合到所述受主衬底;将接合到所述受主衬底的基础材料与所述施主衬底分隔开;及通过移除所述牺牲材料而从所述受主衬底释放所述基础材料。
2.根据权利要求1所述的方法,其进一步包括在从所述受主衬底释放所述基础材料之前在所述基础材料上制造集成电路。
3.根据权利要求1所述的方法,其进一步包括:在所述牺牲材料上方形成钝化材料;在所述牺牲材料上方形成电介质材料;及将所述施主衬底接合到所述电介质材料。
4.根据权利要求3所述的方法,其进一步包括在从所述受主衬底释放所述基础材料之前:在接合到所述电介质材料的所述基础材料上制造集成电路层级;在所述集成电路层级上方形成另一电介质材料;将包括半导体材料的另一施主衬底接合到所述另一电介质材料;将接合到所述另一电介质材料的基础材料与所述另一施主衬底分隔开;及在与所述另一施主衬底分隔开的所述基础材料上制造另一集成电路层级。
5.根据权利要求4所述的方法,其进一步包括在从所述受主衬底释放所述基础材料之前:在所述另一集成电路层级、所述基础材料的侧的上方且与所述受主衬底的所述钝化材料接触地形成钝化材料。
6.根据权利要求5所述的方法,其进一步包括:在从所述受主衬底释放所述基础材料之前,将载体衬底接合到所述另一集成电路层级上方的所述钝化材料;及在从所述受主衬底释放所述基础材料之后,单分半导体裸片,每一半导体裸片包括来自所述集成电路层级及所述另一集成电路层级的电路。
7.一种制造包括多个电路层级的半导体裸片的方法,所述方法包括:在受主晶片上形成氧化硅;在所述氧化硅上方将硅施主晶片接合到所述受主晶片;从接合到所述受主晶片的所述硅施主晶片的厚度剪切所述硅施主晶片;在所述硅施主晶片的所述厚度上制造集成电路层级;在所述集成电路层级上方形成氧化硅材料;将另一硅施主晶片接合到所述集成电路层级上方的所述氧化硅材料;从接合到所述集成电路上方的所述氧化硅材料的所述另一硅施主晶片的厚度剪切所述另一硅施主晶片;及在所述另一硅施主晶片的所述厚度上制造集成电路层级。
8.根据权利要求7所述的方法,其进一步包括:在所述受主晶片上的所述氧化硅上形成氮化硅;及在所述氮化硅上形成另一氧化硅;其中将所述硅施主晶片接合到所述受主晶片进一步包括将所述硅施主晶片接合到所述另一氧化硅。
9.根据权利要求8所述的方法,其进一步包括:在所述另一硅施主晶片的所述厚度上的所述集成电路层级上方、在每一集成电路层级的横向外围以及所述硅施主晶片及所述另一硅施主晶片的所述厚度上方且与所述受主晶片上的所述氧化硅上的所述氮化硅接触地形成氮化硅。
10.根据权利要求9所述的方法,其进一步包括蚀刻所述受主晶片上的所述氧化硅以释放所述受主晶片。
11.根据权利要求10所述的方法,其进一步包括:在蚀刻所述受主晶片上的所述氧化硅之前将载体衬底粘附到所述另一硅晶片的所述厚度上的所述集成电路层级上方的所述氮化硅;单分粘附到所述载体衬底的半导体裸片;及释放所述经单分的半导体裸片。
12.一种制造多层级集成电路结构的方法,所述方法包括:从半导体材料施主晶片的主表面将离子植入到所述半导体材料施主晶片的远离其横向外围的区域中达选定深度以形成经弱化结晶结构;将所述施主晶片大致仅在所述主表面的包括所述区域的区内接合到受主衬底;从所述施主晶片的包括所述选定深度的厚度及接合到所述受主衬底的所述区域移除所述施主晶片以使所述受主衬底的外围表面暴露;及在所述施主晶片的所述厚度上形成集成电路层级。
13.根据权利要求12所述的方法,其进一步包括:在植入离子之后对所述施主晶片的所述主表面进行等离子激活;及在约800°C或更小的温度下将所述施主晶片接合到所述受主衬底。
14.根据权利要求13所述的方法,其进一步包括:选择用于所述受主衬底的硅晶片;在所述受主衬底上形成氧化硅;及在约400°C或更小的温度下将所述施主晶片接合到所述受主衬底上的所述氧化硅。
15.根据权利要求12所述的方法,其进一步包括:在所述集成电路层级上方形成氧化硅;从另一半导体材料施主晶片的主表面将离子植入到所述另一半导体材料施主晶片的远离其横向外围的区域中达选定深度以形成经弱化结晶结构,其中所述另一施主晶片的所述区域具有比所述施主晶片的所述区域的横向范围小的横向范围;将所述另一施主晶片接合到所述集成电路层级上方的所述氧化硅;从所述另一施主晶片的包括所述选定深度的厚度及其接合到所述集成电路层级上方的所述氧化硅的所述区域移除所述另一施主晶片;及在所述另一施主晶片的所述厚度上形成另一集成电路层级。
16.根据权利要求15所述的方法,其进一步包括:与在接合到所述受主衬底的所述施主晶片的所述厚度下方延伸的所述受主衬底的所述经暴露外围表面上的氮化硅材料接触地在所述另一集成电路层级、所述施主晶片及所述另一施主晶片的所述厚度的经暴露侧表面以及所述受主衬底的所述经暴露外围表面上方形成氮化硅。
17.根据权利要求16所述的方法,其进一步包括通过蚀刻安置于所述受主衬底上的所述氮化硅与所述施主晶片上的所述氮化硅之间的氧化硅来移除所述受主衬底。
18.一种集成电路结构,其包括:多个叠加的集成电路层级,每一层级通过电介质材料与至少一个其它层级分离;氮化硅,其囊封所述多个叠加的集成电路层级;受主衬底;及氧化硅,其位于所述氮化硅与所述受主衬底之间。
19.根据权利要求18所述的集成电路结构,其中所述多个叠加的集成电路层级中的每一层级驻存于与施主晶片分离的基础材料上,且其上驻存有最低集成电路层级的基础材料在所述氮化硅内接合到氧化硅。
20.一种半导体结构,其包括:受主衬底,其包括其上具有氮化硅的表面;基础材料,其承载电路,其上方具有电介质材料且定位于所述受主衬底的所述表面上以使其外围暴露;至少一种其它基础材料,其承载电路且定位于所述基础材料上方的所述电介质材料上以使其外围暴露;及氮化硅,其在由所述至少一种其它基础材料承载的所述电路及覆盖由所述基础材料承载的所述电路的所述电介质材料的所述经暴露外围上方延伸到所述受主衬底表面上的所述氮化硅且与其接触。
21.根据权利要求20所述的半导体结构,其中所述基础材料及所述至少一种其它基础材料包括至少三种基础材料,其中所有所述至少三种基础材料除了最低者及最高者外均驻存于承载由电介质材料覆盖的电路的较低基础材料上。
22.一种半导体裸片,其包括:多个叠加的电路层级,每一电路层级分别驻存于从晶片剪切的硅段上;电介质材料,其位于每一电路层级与下一较高电路层级的硅段之间;电介质材料,其位于最低电路层级下面;及氮化硅,其在所述最低电路层级下方及在最高电路层级上方。
23.根据权利要求22所述的半导体裸片,其中所述半导体裸片的各侧不具有氮化硅。
24.根据权利要求23所述的半导体裸片,其中所述多个电路层级中的至少一个电路层级包括暴露于其至少一个侧上的导电触点。 相关申请案交叉参考 本申请案请求在2009年2月25日提出申请且标题为“形成集成电路的方法及所得结构(METHODSxa0OFxa0FORMINGxa0INTEGRATEDxa0CIRCUITSxa0ANDxa0RESULTINGxa0STRUCTURES)”的第12/392,742号美国专利申请案的申请日期的权益。技术领域
在各种实施例中,本发明一般来说涉及用于制造集成电路装置(例如,存储器、逻辑或专用集成电路(ASIC))而不消耗其上形成有所述集成电路装置的受主半导体衬底的方法。更特定来说,本发明的实施例包含其中提供半导体材料以用于在其上不具有电路的受主衬底上方的一个或一个以上层级处制造集成电路的集成电路制造方法。此外,本发明的实施例包括多层级集成电路。
背景技术
传统上,已通过最初形成个别电路装置且随后将芯片堆叠并接合在一起以形成多层级芯片堆叠或组合件来制造三维(3D)集成电路(IC)装置以改善芯片密度。因此,在实施个别芯片制造从而形成组合件且电连接所述芯片时所花费的时间、材料及工艺动作会导致不期望的高成本。此外,由于不期望的长信号路径,个别制造的芯片的堆叠及电连接可导致总电路中增加的电阻及信号延迟。此外,信号传输穿过所述组合件的一个层的布线可电干扰其它层上的布线,例如,串扰。已提议的增加芯片密度、最小化设计尺寸的另一技术是所谓的“自下而上”方法。在此方法中,传统上在例如绝缘体上硅(SOI)晶片的基底衬底上制造电路,接着在所述晶片上生长连续硅层以提供作用表面且在生长下一较高层级之前在每一连续硅层上制造额外电路层级。重复此工艺以形成具有期望数目个层的装置。此方法的一个困难是在形成随后的层级时每一电路层级(除了最后一个制造的电路层级)被暴露于多个热循环。此外,由于自下而上方法所需的热循环,电路结构的适合材料选择受到限制。另外,由于在所述基底衬底上生长每一新的硅层,此方法需要过多的时间量。此外,前述多层级电路制造方法每一者需要使用及消耗硅晶片或其它体衬底,所述体衬底构成制造工艺的总成本的显著部分,大约为百分之二十到百分之三十。因此,需要用以更有效且具有减少的费用同时促进最小化装置总尺寸的制作3D集成电路的工艺。
发明内容
本发明的实施例包括在其上不具有电路的受主衬底上制造电路的方法。可在与接合到所述受主衬底之后的施主衬底分隔开的基础材料层级上分别且顺序地形成一个或一个以上电路层级。在形成期望数目个电路层级之后,从所述受主衬底移除囊封于钝化材料中的所得集成电路。为实现所述移除,可移除间置于电路与所述受主衬底之间的牺牲材料,如通过借助比起电路囊封物及所述受主衬底来对所述牺牲材料具有选择性的蚀刻剂进行蚀刻。本发明的实施例包括3D集成电路,其可单分为个别半导体裸片。
附图说明
在其中描绘本发明的实施例的各种特征的图式中:图1A到1I包括在根据本发明的实施例用于制造集成电路的工艺流程期间形成的半导体结构的示意性表示;图2是根据本发明的实施例的半导体裸片的示意性侧视截面图解说明;图3A到3C是在根据本发明的实施例的制造中的多层级电路的局部放大侧视截面表示;图4是图3C的多层级电路在执行间隔件蚀刻之后的局部放大侧视横截面表示;且图5是在根据本发明的实施例的制造中的多层级电路的另一实施例的局部放大侧视横截面表示。
具体实施方式
本文中所呈现的图解说明并非打算作为任何特定存储器装置、逻辑装置、ASIC装置或其它半导体装置的实际视图,而是仅仅用于在各种实施例中描述本发明的理想化表示。此外,为清晰起见,可放大图式中的某些组件的相对尺寸(例如,各种材料的厚度)。另外,各图之间共同的组件可保留相同或类似数值标记。本发明包括在不消耗受主衬底的情况下在所述受主衬底上制造集成电路装置的方法以及所得集成电路装置的实施例,所述集成电路装置可包括顺序地制造于半导体基础材料的叠加的层级上的多个集成电路层级。如本文中所使用的术语“三维集成电路”意指且包含配置于垂直安置(一者在另一者上面)的平面或层级中的多个集成电路。如本文中所使用的术语“形成(form)”及“形成(forming)”涵盖安置材料作为最终材料或其组件及原位形成材料两者。如本文所使用的术语“另一者”意指且包含使用了多次的组件或结构以及一种类型的组件或结构的制造的额外出现两者。描述根据本发明用于制造多层级集成电路的工艺的实施例。在图1A中,在基底衬底上形成牺牲材料102,所述基底衬底也可表征为受主衬底100。接着在牺牲材料102上形成钝化材料104,接着是另一电介质材料106。通过非限制性实例,受主衬底100可包括单晶硅且可包括新晶片或其上制造有有缺陷半导体装置的废弃晶片。受主衬底100还可包括另一材料(例如陶瓷)的衬底,所述另一材料具有类似于将接合到所述受主衬底的施主衬底(如下文所述)的半导体材料的热膨胀系数(CTE)的热膨胀系数,牺牲材料102可接合到所述受主衬底,且所述受主衬底对用于牺牲材料102的蚀刻剂具有高抗性。在任何情况下,受主衬底100可具有充分厚度及结构完整性以在处置及处理期间耐受其上的机械应力而无可检测的变形。牺牲材料102可包括相对于硅(例如,举例来说,氧化硅(SiO_x,例如,SiO或SiO₂))是选择性地蚀刻的材料,且可包括(例如)在约ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="66"/>与2μm之间的厚度。钝化材料104可包括(例如)氮化硅(Si₃N₄),且包括(例如)在约ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="63"/>与约ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="65"/>之间的厚度。电介质材料106也可包括氧化硅(SiO_x)且包括(例如)在约ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="65"/>与2μm之间的厚度。所属领域的技术人员已熟知用于氧化硅及氮化硅的沉积及原位生长的技术。可(例如)通过化学气相沉积(CVD)(例如,低压CVD或等离子增强CVD、旋涂沉积、原硅酸四乙酯(TEOS)热分解)来形成氧化硅,或可热生长氧化硅。举例来说,可通过CVD或原子层沉积(ALD)来沉积氮化硅。如图1B中所示且独立于结合图1A所描述的前述工艺,处理施主衬底200。施主衬底200可包括包含半导体型材料层的任一结构,所述半导体型材料包含(例如)硅、锗、砷化镓、磷化铟及其它III-V或II-VI型半导体材料。通过非限制性实例,施主衬底200可包括硅。如下文中进一步详细地描述,施主衬底200将用于将半导体基础材料安置于受主衬底100上方。作为非限制性实例,可通过本文中所描述的使用所谓的SMART-CUTntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="14"/>技术的修改的工艺将基础半导体材料放置于受主衬底100上。此些工艺详细地描述于(举例来说)颁予布鲁尔(Bruel)的美国专利第RExa039,484号、颁予阿斯巴(Aspar)等人的美国专利第6,303,468号、颁予阿斯巴等人的美国专利第6,335,258号、颁予莫瑞考(Moriceau)等人的美国专利第6,756,286号、颁予阿斯巴等人的美国专利第6,809,044号、颁予阿斯巴等人的美国专利第6,946,365号及颁予杜邦(Dupont)的美国专利申请公开案第2006/0099776号中。然而,如果维持充分低的工艺温度,那么也可使用适于在受主衬底100的表面上制造半导体材料的其它工艺。在SMART-CUTntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="15"/>技术的常规实施方案中,使用大约为1000°C到约1300°C的高温退火将施主与受主晶片接合在一起。当衬底已承载制造于其上的电路时,使用此些温度是不可接受的。举例来说,当制造快闪存储器时处理温度不应超过约800°C。然而,可将额外等离子激活动作合并到常规SMART-CUTntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="16"/>技术制造工艺中以降低所需衬底接合温度,如下文所详细描述。在一实施例中,可将稀有气体(例如,氖气、氩气、氪气或氙气)、氢气或氦气的多个离子植入到施主衬底200中以形成植入区域202。如方向箭头204所表示,可使用常规离子源(未显示)将所述多个离子沿大致垂直于施主衬底200的主表面206的方向植入到施主衬底200中以形成植入区域202,所述植入区域也可表征为转移区域,其内边界208以虚线显示于施主衬底200中。如此项技术中已知,将所述离子植入到施主衬底200中所达的深度至少部分地随植入所述离子所借助的能量而变。一般来说,借助较少能量植入的离子将植入到相对较小深度处,而借助较高能量植入的离子将植入到相对较大深度处。植入区域202的内边界208处于大致平行于施主衬底200的主表面206的状态且位于取决于原子物质植入工艺的选定参数的预选深度处,如所属领域的技术人员所熟知。作为一非限制性实例,可借助经选择以在施主衬底200内约80毫微米(80nm)与约500毫微米(500nm)(约ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="54"/>到约ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="65"/>)之间且更特定来说约200毫微米(200nm)(约ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="65"/>)的深度D处形成内边界208的能量将氢离子植入到所述施主衬底中。植入区域202的内边界208包括微泡或微腔层(未显示)(包括植入离子物质),且在施主衬底200内提供经弱化结构。接着,根据前述段落中的专利文献的揭示内容,在高于实现离子植入的温度的温度下对施主衬底200进行热处理以实现施主衬底200的半导体材料中的结晶重排及微泡或微腔的聚结。可通过以下方式在施主衬底200上形成将接合到受主衬底100(图1A)上的电介质材料106的附接表面210:将施主衬底200的主表面206暴露于反应性离子蚀刻(RIE)等离子(包含氢气或惰性气体(例如,氩气、氧气或氮气))以形成等离子激活主表面206′。由于在附接表面210上形成的离子物质(例如,氢)的增加的迁移率及反应性,等离子激活主表面206′以与上覆于受主衬底100上的电介质材料106的邻近表面进行氧化反应的形式增加随后的接合动作的动力。通过利用等离子激活材料,可在小于约摄氏400度(400°C)的温度下执行晶片接合工艺。等离子激活接合描述于颁予梵伦斯(Farrens)等人的让与硅基因公司(Siliconxa0Genesisxa0Corporation)的美国专利6,180,496中。如图1C中所示,将施主衬底200安置于由受主衬底100携载的电介质材料106上且可使用退火工艺将其接合到电介质材料106。如上所述,与常规晶片接合技术中所采用的温度相比,等离子激活主表面206′使得能够在大致减小的温度下进行退火。此外,植入于离子植入区域202中达内边界208的深度的氢或其它离子使得当大致平行于经热处理的施主衬底200的主平面施加剪切力时,施主衬底200中的硅在大致沿内边界208处易于受到破裂。在将施主衬底200附接到受主衬底100上的电介质材料106之后,可通过向施主衬底200施加剪切力而使施主衬底200的在与电介质材料106相对的内边界208的侧上的部分劈开或断裂。施主衬底200在内边界208下面的部分(例如,厚度为约80毫微米(80nm)(约ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="54"/>)与约400毫微米(400nm)(约ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="66"/>)之间,例如,约200毫微米(200nm)(约ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="64"/>))与施主衬底200的剩余部分脱离,且经由电介质材料106、钝化材料104及牺牲材料102保持接合到受主衬底100以形成基础材料212,如图1D中所示。接着,施主衬底200可具有其新的主表面206n,所述新主表面大致在植入区域202的先前内边界208的位置处,其经平整(视需要)、经离子植入且经等离子激活以为转移用作基础材料212的另一厚度的半导体材料做准备。如果每次贡献硅层即转移约ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="100"/>ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="15"/>厚度的硅,那么预期每一施主衬底200(如果包括常规初始厚度的硅晶片)可用于贡献基础材料212至少约十次。进一步预期,随着从施主衬底200移除若干厚度的半导体材料,可期望将载体接合到施主衬底200的背表面以在处置、离子植入、等离子激活、接合到受主衬底100及从所述施主衬底剪切每一转移区域期间维持施主衬底200的机械完整性。仍参照图1D,在将基础材料212与施主衬底200分离并接合到电介质材料106之后,基础材料212的经暴露表面214对于在其上制造集成电路来说可为不期望的粗糙表面。为补救此缺陷,可根据此项技术中已知的技术(例如,研磨、湿式蚀刻及化学-机械抛光(CMP)中的一者或一者以上)将基础材料212的经暴露表面214平整到期望程度以促进如下文所描述的进一步处理。如图1E中所示,基础材料212可用作将根据所属领域的技术人员已知的工艺在其上形成电路层级216(如以虚线描绘)的衬底,所述电路层级可(例如)包含多个存储器装置,例如二维NAND快闪存储器阵列。然而,预期如先前所提及也可制造逻辑或ASIC电路。在任何情况下,可采用常规电路制造技术以与常规半导体衬底(例如,单晶硅晶片)上所采用的相同的方式在基础材料212上制造集成电路。如图1F中所示,在于基础材料212上方制造电路层级216之后,如通过旋涂玻璃技术、化学气相沉积(CVD)技术(例如,低压CVD或等离子增强CVD)或旋涂沉积技术在所述电路层级上方形成或安置氧化物材料218(SiO_x)。接着,将已经离子植入、退火及等离子处理以增强接合的施主衬底200(未显示)(其可包括同一或另一施主衬底200)安置于氧化物材料218上方并接合到氧化物材料218,且对其进行剪切以留下接合到氧化物材料218的另一基础材料212′。接着可在基础材料212′上方形成另一电路层级216′。可逐层级地继续此工艺以形成3D集成电路结构300。可通过所属领域的技术人员已知的技术形成层级间信号路径,其经由下伏基础材料212及随后的下一层级的氧化物材料218到达每一电路层级216。可形成的电路层级216的数目在很大程度上是由所需的层间信号路径的数目及复杂性决定的。对于NAND快闪存储器,预期包括三个电路层级216、216′及216′′的3D电路可分别制造于基础材料212、212′及212′′的三个层级上,但此数目个电路层级并非对本发明范围的限定。图1G描绘三个此电路层级216、216′及216′′。接着,可以常规方式从3D集成电路结构300的顶部对其电路进行探头测试,且也如在图1G中以虚线所描绘,在所有电路层级216、216′及216′′及其横向外围上方形成氮化硅222以与如上文所述也包括氮化硅的钝化材料104接触。因此,整个3D集成电路结构300在其顶部、底部及侧上囊封于氮化硅钝化材料104及氮化硅222中。任选地,如图1H中所描绘,接着可将载体衬底400与受主衬底100相对地接合到3D集成电路结构300。此接合可包括粘合剂接合,且载体衬底400可包括(例如)玻璃、硅或陶瓷。出于下文所述原因,可期望采用紫外线(UV)辐射可透过的材料作为载体衬底400。也如图1H中所示,接着可通过湿式化学蚀刻从3D集成电路结构300移除受主衬底100,所述湿式化学蚀刻比起受主衬底100的硅以及氮化硅钝化材料104及囊封电路层级216、216′及216′′的氮化硅222两者来对氧化硅具有高度选择性。所述湿式化学蚀刻可包含(但不限于)基于氢氟酸(HF)的蚀刻剂,例如包含水、HF及氟化铵或水、HF、氟化铵及异丙醇的蚀刻剂。接着,可通过在受主衬底100上形成另一牺牲材料102、接着是另一钝化材料104及电介质材料106(图1A)来重新使用受主衬底100。结果,由于在每一制造序列期间消耗极少衬底材料(如果有的话),因此可众多次地采用受主衬底100。如图1I中所描绘,接着可反转具有接合到其的可选载体衬底400的3D集成电路结构300,如此项技术中已知,从其单分个别多层级半导体裸片500(图2),且以常规拾取及放置序列从载体衬底400移除所述裸片。如上所述,可采用用于载体衬底400的UV可透过材料,从而使得能够使用UV敏感且传统上用来将半导体晶片粘附到用于单分的膜的类型的粘合剂将载体衬底400接合到3D集成电路结构300。在移除受主衬底100及反转具有载体衬底400的3D集成电路结构300之后,可使用常规晶片锯来实现单分且接着经由载体衬底400暴露UV敏感粘合剂以允许从所述3D集成电路结构释放经单分的半导体裸片500。可经由所属领域的技术人员已知的边缘连接技术,使用在一个或一个以上电路层级处通过单分工艺而暴露于其横向外围处的导电触点502将半导体裸片500(在电路层级216、216′及216′′并非内部连接的条件下)相互电互连且连接到永久性载体衬底。换句话说,可跨越将在单分期间分隔开且暴露其端部的个别半导体裸片的位置之间的道路形成导电迹线。也可经由3D集成电路结构300底部上的在电路制造期间形成的导电通孔在3D集成电路结构300与终产物或中间产物载体衬底(例如其上承载电路及(任选地)其它半导体裸片及其它组件的卡或板)之间建立电连接。可通过在3D集成电路结构300仍紧固到载体衬底400时遮蔽并蚀刻上覆氮化硅来暴露通孔,形成电路迹线的重分布层且在所述电路迹线的端子垫上形成或安置离散导电元件(例如,焊料凸块或者导电或导体填充的聚合物凸块、柱、凸柱等)。在图3C中所描绘的其它实施例中,最低基础材料212可从受主衬底100的外围缩进,而基础材料212、212′及212′′层级中的每一者可为在外围上共延伸。或者,每一基础材料212、212′及212′′可包括从下一较低基础材料缩进的外围,且最低基础材料212从受主衬底100的外围缩进,如图5中所描绘。可通过选择性地处理施主衬底200的主表面206以使得不将离子植入实现到其外横向外围来实现任一此架构。换句话说,仅在施主衬底200的外横向外围内部的选定边界内实现离子植入。举例来说,如图3A的放大详图中所示,其上安置有牺牲材料102、钝化材料104及电介质材料106的受主衬底100已接近于施主衬底200定位,已在主表面206的在外围内部的区域中对所述施主衬底进行了离子植入。由于施主晶片200通过退火接合到电介质材料106,因此仅在离子植入的区域中形成其间的有力接合。因此,如图3B中所描绘,当剪切施主衬底200以释放基础材料212时,施主衬底200的邻近于受主衬底100的未经植入外围区域保持附接到施主衬底200。为进一步防止施主衬底200与受主衬底100之间的外围接合,如果需要,那么可(任选地)通过在形成钝化层104之后遮蔽并蚀刻电介质层106而将电介质层106形成于受主衬底100的外围内部,如图3A中所示。或者,如图3A中以虚线所示,可将施主衬底200的外围略微斜切到小于植入离子所达的深度的深度。当在已将施主衬底200的转移区域接合到受主衬底100或在前基础材料212之后于离子植入之前平整(如通过抛光)施主衬底200的主表面206时,可实现此斜切。如图3C中所描绘,最低基础材料212可从受主衬底100上的钝化层104缩进以形成凸边220。然后,如所图解说明,接着在基础材料212上方定大小并对准每一随后的基础材料212′及212′′以与基础材料212在外围上共延伸。接着,通过(例如)CVD或原子层沉积(ALD)在所述结构上方形成氮化硅222,其覆盖基础材料212′′的上表面及(任选地)其上方的氧化物材料218以及多层级结构的横向外围,沿着基础材料212、212′及212′′的侧沿3D集成电路结构300的垂直侧向下延伸到凸边220及其上方且与钝化材料104接触。可在沉积氮化硅222之前使用间隔件蚀刻移除堆叠基础材料212、212′及212′′的占用面积外侧的外围的经暴露电介质材料106。如图4中所描绘,可执行氮化硅222的可选间隔件蚀刻以暴露钝化材料104的外围部分。在另一实施例中,基础材料212、212′及212′′层级中的每一者可从下一最低基础材料212逐步后退,如图5中所描绘,其中氮化硅222覆盖3D集成电路结构300的基础材料212、212′及212′′的侧且在介入凸边220上方延伸到氮化硅钝化材料104及其上方。尽管前述说明包含许多特定细节,但这些细节并不限定本发明的范围,而仅提供对一些实施例的图解说明。类似地,可设计包含于本发明的范围内的本发明的其它实施例。可组合采用来自不同实施例的特征。因此,本发明的范围仅由所附权利要求书及其合法等效内容而非由前述说明来指示及限定。借此,将涵盖对本文所揭示的发明作出的归属于权利要求书的含义及范围内的所有添加、删除及修改。